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大整数除法器硬件电路研究与实现

王德明 骆开庆

王德明, 骆开庆. 大整数除法器硬件电路研究与实现[J]. 华南师范大学学报(自然科学版), 2020, 52(4): 114-119. doi: 10.6054/j.jscnun.2020069
引用本文: 王德明, 骆开庆. 大整数除法器硬件电路研究与实现[J]. 华南师范大学学报(自然科学版), 2020, 52(4): 114-119. doi: 10.6054/j.jscnun.2020069
WANG Deming, LUO Kaiqing. Implementation of the Hardware Circuit for Big Integer Divider[J]. Journal of South China normal University (Natural Science Edition), 2020, 52(4): 114-119. doi: 10.6054/j.jscnun.2020069
Citation: WANG Deming, LUO Kaiqing. Implementation of the Hardware Circuit for Big Integer Divider[J]. Journal of South China normal University (Natural Science Edition), 2020, 52(4): 114-119. doi: 10.6054/j.jscnun.2020069

大整数除法器硬件电路研究与实现

doi: 10.6054/j.jscnun.2020069
基金项目: 

广东省重点领域研发计划项目 2019B010142002

广东省基础与应用基础研究基金项目 2019B1515120025

详细信息
    通讯作者:

    骆开庆,讲师,Email:kqluo@scnu.edu.cn

  • 中图分类号: TP3-0;TN47

Implementation of the Hardware Circuit for Big Integer Divider

  • 摘要: 为加快传统的大整数除法的运算速度,提出了一种适合硬件实现的低功耗大整数除法快速算法,在此基础上设计了一个低功耗大整数除法器硬件电路:将2个大整数分别存储在独立的随机访问存储器中,结合控制器和状态机,以实现高速数据读取和计算.所提出的除法器具备高速和低功耗特性,且支持多种位宽的除法以及求模运算,最高可支持4 096位的被除数以及2 048位的除数.使用130 nm CMOS工艺,从面积、功耗和速度方面对大整数除法器硬件电路进行分析,结果表明:该除法器的主频最高可达125 MHz,总面积为0.12 mm2,每兆赫兹消耗的功耗为10 μW.
  • 图  1  变量与存储器的对应关系

    Figure  1.  The correspondence between variables and memory

    图  2  除法器运算时间与字长的关系

    Figure  2.  The relationship between operation time and word length of divider

    图  3  存储器大小与电流的关系

    Figure  3.  The relationship between memory size and power consumption

    图  4  大整数除法器硬件电路结构

    Figure  4.  The structure of the hardware for big integer divider

    图  5  除法计算过程举例

    Figure  5.  The example of division calculation process

    图  6  大整数除法器硬件电路版图

    Figure  6.  The layout of the proposed divider circuit

    表  1  大整数除法和求模功能

    Table  1.   The division and modulus function for big integers

    func 操作 X/位 D/位 运算时间/时钟周期 功能
    000 X/D 4 096 2 048 135 176 除法/求模
    001 X/D 2 048 1 024 33 922 除法/求模
    010 X/D 1 024 512 8 775 除法/求模
    011 X/D 1 024 32 1 067 除法/求模
    100 24 096%D 4 096 2 048 135 304 求模
    101 22 048%D 2 048 1 024 33 986 求模
    110 21 024%D 1 024 512 8 807 求模
    111 2512%D 512 256 2 300 求模
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    表  2  大整数除法器硬件电路的频率、功耗和面积之间的关系

    Table  2.   The relationship among frequency, power consumption and area

    频率/MHz 功耗/μW 面积/μm2
    加法器 控制电路 RAM 加法器 控制电路 RAM
    13.56 3.7 45.5 67.8 1 349 8 119 78 179
    30 7.6 98.4 95.0 1 349 9 120 78 179
    125 64.0 405.0 246.0 2 517 10 018 78 179
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    表  3  不同除法器的性能对比

    Table  3.   The comparison of power consumption and area between the proposed hardware circuit and others

    除法器类型 每兆赫兹消耗的功耗/μW FOM1/(时钟周期·bit-1) 面积/mm2 FOM2/(μm2·bit-1)
    Iterative除法器[1] 147.0 0.40 0.027 843
    Radix-16除法器[4] 228.0 0.07 0.270 5 094
    Binary64除法器[11] 152.0 0.052 809
    Radix-8除法器[12] 13.3 0.25 0.033 515
    本文的大整数除法器 10.0 1.00 0.120 120
    注:FOM1=运算时间/除法器的位数;FOM2=除法器的面积/除法器的位数.
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  • 收稿日期:  2020-03-17
  • 刊出日期:  2020-08-25

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